先進封裝新戰場:台積電 CoWoS、Intel 3D 堆疊互連與 UCIe 標準三線並進

2.5D 中介層平台如何實現彈性的小晶片集成？——以台積電 CoWoS 為例

台積電 CoWoS 是可整合多顆裸晶的晶圓級系統整合平台CITE:E2。台積電表示,CoWoS 可實現大於 2 倍光罩尺寸、約 1,700 平方毫米的中介層,將領先的 SoC 晶片與四個以上的 HBM2/HBM2E 記憶體立方體整合在同一封裝內CITE:E1。台積電並說明,這個晶圓級系統整合平台提供多種中介層尺寸、HBM 立方體數量與封裝尺寸的組合,讓客戶得以依系統需求彈性搭配CITE:E2。

3D 堆疊時代的互連密度競賽——Intel 小晶片連接技術的微縮路徑

Intel 第二代 EMIB 與 Foveros Direct 3D 技術同步推進互連密度微縮CITE:E3CITE:E4。Intel 表示,第二代 EMIB 技術將凸塊間距由 55 微米微縮至 45 微米,供 Intel Foundry 客戶用以與 Foveros Direct 3D 小晶片或多個 I/O 小晶片達成高頻寬連接CITE:E3。同時,Intel 指出 Foveros Direct 3D 第一代採用 9 微米間距的銅對銅接合,第二代將進一步把間距縮小到僅 3 微米,以提高 3D 堆疊小晶片的互連密度CITE:E4。

兩家公司的封裝技術數據對照:

小晶片互連的開放標準——UCIe 如何推動生態革新？

UCIe 聯盟以建立開放的小晶片生態系為目標CITE:E5。UCIe(通用小晶片互連)表示,其宗旨是建立一個開放的小晶片生態系,推動封裝內的整合創新CITE:E5。

這代表什麼:從已引用的證據看,2.5D 封裝、3D 堆疊互連微縮、與開放標準三個技術路徑同時並進。台積電 CoWoS 展示了在單一封裝內整合多顆異質裸晶與 HBM 記憶體的彈性能力CITE:E1CITE:E2;Intel 的 EMIB 與 Foveros Direct 3D 呈現互連間距持續微縮、堆疊密度同步提升的趨勢CITE:E3CITE:E4;UCIe 的開放生態系定位,則指向跨廠商小晶片互連標準化的方向CITE:E5。三者分屬不同廠商與不同技術層次,共同顯示先進封裝與小晶片整合是目前半導體業界並行推進的技術布局。